下面是VHDL的核心部分,当CE减为一半时,OUT0赋值为0.但这句话一直有问题：if CE=CR/2 then ,
下面是VHDL的核心部分,当CE减为一半时,OUT0赋值为0.但这句话一直有问题：if CE=CR/2 then ,
signal CR:std_logic_vector(15 downto 0); --计数器寄存器,放置初始值
signal CE:std_logic_vector(15 downto 0); --减1计数单元
if falling_edge(CLk0) and bz3='1' then
CE
signal CR:std_logic_vector(15 downto 0); --计数器寄存器,放置初始值
signal CE:std_logic_vector(15 downto 0); --减1计数单元
if falling_edge(CLk0) and bz3='1' then
CE
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1年前1个回答
你能帮帮他们吗