verilog case如case（{bit2,bit1,bit0})3'b001:begin.end3'b010:be
verilog case
如case（{bit2,bit1,bit0})
3'b001:begin
.
end
3'b010:begin
...
end
3'b100:begin
...
end
default:
endcase
和 case（1'b1)
bit0:begin
.
end
bit1:begin
...
end
bit2:begin
...
end
default:
endcase
在综合过程中,使用哪种比较好?
前者综合后面积大,而后者综合后面积小
如case（{bit2,bit1,bit0})
3'b001:begin
.
end
3'b010:begin
...
end
3'b100:begin
...
end
default:
endcase
和 case（1'b1)
bit0:begin
.
end
bit1:begin
...
end
bit2:begin
...
end
default:
endcase
在综合过程中,使用哪种比较好?
前者综合后面积大,而后者综合后面积小
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