verilog中case代码化简：怎么合并“相同操作的不同项目”?
verilog中case代码化简：怎么合并“相同操作的不同项目”?
比如下面的例子,怎么把 addr_cnt=00和01合并?（实际的问题是addr_cnt有几十个状态,其中的很多操作全相同,懒得写）
reg [1:0]addr_cnt=2'b11;
reg read=1'b1;
always@(posedge clk_40M) begin
case(addr_cnt)
2'b00:begin
read
比如下面的例子,怎么把 addr_cnt=00和01合并?（实际的问题是addr_cnt有几十个状态,其中的很多操作全相同,懒得写）
reg [1:0]addr_cnt=2'b11;
reg read=1'b1;
always@(posedge clk_40M) begin
case(addr_cnt)
2'b00:begin
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一道关于操作系统的题目,是临界区问题还是信号量问题?请写出代码?
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你能帮帮他们吗
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