请教一个verilog的语法错误

kaisen_jen 1年前 已收到1个回答 举报

拂儿 春芽

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eg [3:0] a; reg [3:0] b; reg [3:0] c; 你那样写是不是会认为b和c是1位的。 我不知道我说的对不对,好久没碰verilog了

1年前

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