Verilog hdl 中always @(negedge clrn or posedge clk) 是什么意思?

呵呵,clrn和clk都是你自己定义的信号.clk一般是时钟信号,clrn就不太容易猜了.这句话的意思是每当 clrn信号的下降沿,或者clk的上升沿是,就开始执行always下的语句啦.
给你举个例子.
module counter(clk,clrn,q);'一个16进制计数器clk为时钟,clrn为低电平复位信号
input clk,clrn;
output [2:0]q;
always(negedge clrn or posedge clk)
begin
if (!clrn)'有复位信号
begin
q