关于Verilog的数据截位,看到句话不怎么理解,请帮下忙解释下.

关于Verilog的数据截位,看到句话不怎么理解,请帮下忙解释下.
(1)对于截取乘法的结果,需要加溢出保护的截取规范.例如截取12bit输出的第6位到第2位:if ((out[11:6]==6'b000000)||(out[11:6]==6'b011111)) tmp
deer_fzk 1年前 已收到1个回答 举报

蜻蜓与蝴蝶 春芽

共回答了23个问题采纳率:87% 举报

“对于截取乘法的结果”,没看到乘法啊,其实就是防止有溢出的时候产生问题,如果确定不会溢出的话可以忽略

1年前

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