求一段简单的VHDL翻译成Verilog 如下 --********************

求一段简单的VHDL翻译成Verilog 如下 --********************
求一段简单的VHDL翻译成Verilog
如下
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ENTITY light is
PORT(
clk1 : IN STD_LOGIC;
light: buffer std_logic_vector(7 downto 0)
);
END light;
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ARCHITECTURE behv OF light IS
constant len : integer:=7;
signal banner : STD_LOGIC:='0';
signal clk,clk2: STD_LOGIC;